feat(comm): 1.6.51 CAN 空通道自动静默 + PDO 诊断 + OTA 布局共用头

变更点：
1. CAN-FD（device/CANFD.cpp、sys/config.h）
   - 发送统一 FD+BRS（DLC≤8 不再回退经典 CAN）；OTA 期仍按通道压制 BRS
   - 空通道自动识别：连续 5 个 1Hz 窗口无有效帧且有错误 → 静默上报；有帧即恢复
   - 三路 CAN 默认全开；RX parse budget 48→64
2. EtherCAT 桥 / PDO
   - 段1 增 txtxid/rx00ff；版本应答 0x00FF 粘滞发布，避免被 CONFIG 冲掉
   - STATUS 禁止写入 xrx 快照；processSeq 新鲜度救援
3. OTA / 配置
   - sys/config.h include 仓库内 shared/ota_layout.h（与 BOOT 共用，不再依赖仓外路径）
   - ota_boot_request 对齐配置页 word 布局
4. docs/audit_ecat_spi_wifi_ota_compatibility.md：ECAT/SPI/WiFi/OTA 兼容性审计
5. .gitignore：忽略 .trae/、docs/traework-import、评审过程稿

GD32E508_DCU_APP/comm/ethercat_slave.cpp

@@ -64,13 +64,12 @@ void EthercatSlave::init()
      * (如 SM Watchdog=0x1B、FMMU 配置错、邮箱协议错),需主站介入。 */
 
     /* ============================================================
-     * bring-up 诊断(1.5.35 引入,1.5.39 重新定性):经 CSR 间接端口读三个关键寄存器
+     * bring-up 诊断:经 CSR 间接端口读三个关键寄存器
      * + 一次写回环,确认 EtherCAT 核心侧状态。
      * 注意主站读身份/AL 走 ESC 以太网侧 + EEPROM(SII),完全不经过 GD32 的 PDI,
      * 所以"主站能读到身份"不能证明下面任何一项成立。
-     * 1.5.39 起访问已改经 ECAT_CSR_CMD/CSR_DATA(EtherCAT 核心寄存器不在 HBI 直接
-     * 地址空间,DS 12.11);此前直读索引使本段恒读全 0,曾被误判为"EEPROM 加载竞态"
-     * 与"HBI 写路径损坏"两个错误结论。现在读到全 0 才真正指向 EEPROM/PDI 故障,
+     * 访问必须经 ECAT_CSR_CMD/CSR_DATA(EtherCAT 核心寄存器不在 HBI 直接
+     * 地址空间,DS 12.11);直读索引恒读全 0。
      * 交叉验证用 tools/ecat/ecat_esc_regs.py 从网络侧读同样的寄存器。
      * 本段在 EthercatSync::init() 使能 EXTI 之前执行,满足 initOnly* 的 INIT-ONLY 约束。
      * ============================================================ */
@@ -87,9 +86,7 @@ void EthercatSlave::init()
         /* (3) EEPROM 接口状态 0x0502-0x0503(16 位字)。位定义按 ETG.1000.4 表 49
          * 与 SSC esc.h：bit11=Checksum Error、bit12=EEPROM loading status(0=OK)、
          * bit13=Missing EEPROM Acknowledge、bit14=Write Error、bit15=Busy。
-         * 注意 1.5.40 及之前本行把 bit11 打成 "loaded"，语义还正好反了
-         * (bit11=1 才是校验错)，于是正常板子恒显示 "loaded=0",字面像"EEPROM 未加载"，
-         * 正是历史上 1.5.37 那个已撤回的错误结论的诱因；现按位分别命名，0 全部代表正常。
+         * 0 全部代表正常。
          * 真正的"EEPROM 已加载/PDI 可用"判据是 DL_STATUS(0x0110) bit0，见上方 (1)。 */
         const uint16_t eepCsr = EscLan9252::initOnlyReadReg(0x0502U);
         LOG_ERR("[ECAT][DIAG] DL_STATUS(0x110)=0x%04X pdi_oper=%u | "
@@ -109,10 +106,7 @@ void EthercatSlave::init()
          * 就是 PDI 侧可写(PDI 用它选择哪些 AL Event 产生 IRQ),不像 0x0012 Station
          * Alias 在部分 ESC 上对 PDI 只读(会造成假 FAIL);本段在 MainInit/HW_Init
          * 之前执行,还原后不影响 SSC 后续建立的 mask 影子。
-         * 1.5.39 起本回环经 ECAT_CSR_CMD/CSR_DATA 间接端口执行。历史注意:1.5.35
-         * 该回环报 FAIL 曾被误判为"HBI 写路径损坏",真因是当时直读直写 HBI 索引——
-         * EtherCAT 核心寄存器不在 HBI 直接地址空间(DS 12.11),读恒 0、写被丢弃。
-         * 网络侧诊断(tools/ecat/ecat_esc_regs.py)已证实 ESC 本体与 EEPROM 一直正常。 */
+         * 回环必须经 ECAT_CSR_CMD/CSR_DATA 间接端口执行。 */
         const uint16_t maskSaved = EscLan9252::initOnlyReadReg(0x0204U);
         EscLan9252::initOnlyWriteReg(0x0204U, 0x0A50U);
         const uint16_t maskRead = EscLan9252::initOnlyReadReg(0x0204U);
@@ -129,7 +123,7 @@ void EthercatSlave::init()
     /* 是否有主站在线:DL_STATUS(0x0110) 的 Physical Link 位 bit4/5/6 对应 Port0/1/2
      * (DS 12.14.19)。三个端口都无 link = 网线未插/无主站,此时 AL 状态机根本没人驱动
      * (AL 迁移由主站写 AL Control 0x0120 触发,从站不自跳),停在 INIT 是唯一正确行为。
-     * 参考:接主站时实测 DL_STATUS=0x5611(Port0 有 link 有 comm);
+     * 参考:接主站时 DL_STATUS 通常为 0x5611(Port0 有 link 有 comm);
      * 空载时为 0x5503(三口 loop closed、link/comm 全 0)。 */
     const bool anyPhyLink = chipIdOk && ((dlStatus & 0x0070U) != 0U);
 
@@ -137,8 +131,7 @@ void EthercatSlave::init()
         LOG_ERR("[ECAT][SLAVE] ESC NOT ready, sync ISR disabled (check EXMC wiring/timing)\r\n");
     } else if (s_alState < AL_STATE_SAFEOP) {
         /* 区分"等主站"与"真故障":两者 AL 都 < SAFEOP,但只有后者需要排查。
-         * 1.5.40 及之前一律打 FAIL(partial),而冷启动无主站时必然走到这里,
-         * 与紧随其后的 "SSC MainInit OK" 自相矛盾,极易被误读为初始化失败。 */
+         * 冷启动无主站时必然走到这里,报 WAIT_MASTER 而非 FAIL。 */
         if (!anyPhyLink) {
             LOG_ERR("[ECAT][SLAVE] WAIT_MASTER: no PHY link (DL_STATUS=0x%04X), "
                     "AL=0x%02X(%s) 由主站驱动,空载停在 INIT 属预期\r\n",